LFE3-17EA-6FN484CFPGA
更新时间：2024-01-06
信息编号：2311681
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可配置逻辑模块(PLBs)? 优化的LUT4/LUT5组合设计? 双端口分布式存储器? 支持算数逻辑运算? 快速进位链逻辑高性能，灵活的输入/输出缓冲器可配置支持以下单端标准- LVTTL、LVCMOS (3.3/2.5/1.8V/1.5/1.2V) - PCI通过配置支持以下差分标准- LVDS,Bus-LVDS,MLVDS,DS,LVPECL通过配置支持以下差分标准· LVDS，Bus-LVDS, MLVDS, DS, LVPECL· 支持热插拔· 可配置上拉/下拉模式· 片内100欧姆差分电阻时钟资源· 针对高速I/O接口设计的2路IOCLK· 16路全局时钟· 多支持4个PLLs用于频率综合· 5路时钟输出· 分频系数1到128· 支持5路时钟输出级联· 动态相位选择配置模式· 主模式串行SPI (MSPI)· 从模式串行 (SS)· 主模式并行x8 (MP)· 从模式并行x8 (SP)· JTAG模式 (IEEE-1532)每个芯片拥有的64位DNABSCAN· 兼容IEEE-1149.1嵌入式硬核IP· ADC·8比特逐次逼近寄存器型（SAR）·8个模拟输入·1MHz采样速率（MSPS）· 集成电压监控模块· 内置环形振荡器时钟资源· 16路全局时钟· 针对高速I/O接口设计的2路IOCLK· 优化全局时钟的2路快速时钟· 多功能PLLs用于频率综合· 支持7路时钟输出· 分频系数1到128· 支持5路时钟输出级联· 动态相位调节支持分布式和嵌入式存储器? 支持35 Kbits分布存储器? 支持700Kbits 嵌入块存储器? 容量块存储器9K和32K，可配置为真双口，多种组合模式，FIFO控制逻辑? 额外128Kbits、256Kbits存储器支持源同步输入/输出接口? 输入/输出单元包含DDR寄存器支持DDRx1、DDRx2模式-/gbahfib/-http:chuangke18.b2b168.com
地址：31区水口花园6片37号205
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